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20Gbps+传输速率互连系统受控ISI设计方法
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20Gbps+传输速率互连系统受控ISI设计方法

2022-12-06 13:49:57 来源:《国际线缆与连接》投稿人 闻春国编译

【哔哥哔特导读】本文提出了一项使用受控码间干扰(ISI)来设计高速连接器的新技术,用以在带宽受限的信道中建立高效的信号通路。

[摘要]:高速电链路的性能受到板卡、封装和连接器中的导体损耗、介电色散和反射的限制。这些非理想特性带来了明显的码间干扰。我们在当前的系统中要么通过复杂的均衡、信号调制与编码技术进行处理,要么通过成本不菲的阻抗控制与制造工艺来减轻ISI效应。我们提出的方法并不是尽量削减ISI,而是使用板卡与封装中简单的无源结构将信道响应塑形为一组ISI受控的信道特性。我们在发射器与接收器上利用了此种受控的ISI,简化了系统架构并获得了较高的数据速率。在常见连接技术中应用ISI受控的连接器的设计方法是相当简单的。我们也通过双二进制与模拟多频音(AMT)等信令方式给出了模拟示例,以证明这种设计方法的有效性与技术优势。

1 引言

为了支持当前计算与通讯系统的高带宽要求,无源互连器件必须具有高速数据传输能力。目前,芯片-芯片与背板链路带宽受到无源器件(封装、板卡、连接器等)带宽的限制,而不受发射器和接收器中有源线路工作速度的限制。由于连接器及其周边器件内在损耗与弥散机理,互连系统在带宽上受到限制。这些非理想状态在低成本封装、印制电路板(PCB)和连接器技术中尤为明显。图1(a)是常见连接系统中各种信道长度所对应的插入损耗。当工作频率超过5GHz时,在例如常见背板中的那些较长的信道中所能接收到的信号能量是非常小的。对于中等长度与较短的信道而言,同样难以检测到频率超过10GHz的信号能量。除衰减外,由于通孔、连接器、焊球和短截线等所造成的不连续也严重地限制了信道带宽。这种带宽限制结构中的一些并不是信号通路的一部分,它们的存在仅仅是因为有产品制造或机械结构方面的要求。例如,常见背板中的穿孔短截线和丝焊的塑料焊球阵列封装中的电镀短截线,它们就没有任何电气方面的用途。由于这些穿孔和电镀短截线带来谐振,因而明显地降低了信道的工作带宽,如图1(b)所示。结果,带有长短截线的印制线的频带宽度大幅减小。

现在,我们可以设计阻抗受控的互连系统,使得通过互连器件的信号数据速率提高。此外,借助于精确的补偿技术也可以大大减小连接器、焊球和短截线等所造成的不连续性。不过,随着数据传输速率的提高,这种补偿技术的效应却在不断减弱;这是因为该技术在本质上只适用于窄带宽的情形,并且难以抑制随着数据速率提高而产生的总体信道衰减。先进封装、连接器、穿孔技术和更好的材料固然可以进一步改善信道的传输特性,但信道的成本将会随之大幅增加。降低ISI效应的另一种途径是使用信道均衡方法。遗憾的是,对于短截线长度较长的低成本互连技术而言,其带零值的频率特性可能会在使用简单的均衡方法时遇到一些问题。这就需要采用复杂的芯片上数字信号处理线路来解决。一种备选方案是使用多级信令的方式并将数据压缩进窄小的带宽中。然而,多级信令不仅降低了其信噪比(SNR),还增加了定时恢复线路的复杂程度,使得系统能耗也相应增大。一种与上述均力图消除ISI的技术不同的备选方案为,控制ISI并将其塑形为某种已知模式,从而可以用来在接收器处高效地检出信号。在这种备选方案中,设计连接系统的目标是使用印制线和过孔短截线对信道响应进行塑形(与阻抗匹配相反);这样做系统就能获得所需要的特性,能够传输更高的数据速率,并且使发射器和接收器的结构都更加简单。

测试

2 尖端链路的设计

在高速链路设计中,通常使用均衡与信号处理技术来减轻ISI影响。均衡可以补偿信道与频率有关的损耗、板卡与封装中长的印制线的弥散以及因元件过载而造成的弥散。图2以框图形式显示了一条尖端链路。线性反馈均衡器与判定反馈均衡器通常都存在于目前的系统中。线性均衡器是一个使用参数可调的线性滤波器来补偿信道失真的正向输送均衡器(FFE)。它可以作为发射器预加重与/或接收器均衡来使用,如图3所示。尽管接收器均衡有许多优点,但是,每秒千兆位级并行总线最简单且最具成本效益的方法还是传输预加重型。传输预加重通过预加重输入信号的高频部分从而补偿该信道的低通量特性,见图3中的传输均衡器的传输函数图。不过,发射器用信号振幅组的一部分来产生紧跟主符号后的预成形符号,从而降低SNR。有发射与接收线性均衡的系统,其性能可以简单地通过时域或频域的线性分析来确定。我们可以通过将滤波器作为并行发射器集成到各驱动模块上的模拟技术来实现预加重滤波器的构造。

判定反馈均衡器(DFE)是一种使用先前判定来消除由先前检出的符号对当前要检出符号所造成的ISI的非线性均衡器。使用DFE的高速互连器件的单比特响应(SBR)情况如图4所示。DFE无法消除前置ISI的影响,因为它们存在因果关系。因此,DFE通常需要与FFE成对使用。DFE是消除后置ISI最有效的方法,因为它与发射FFE相反,并不会减小发射峰的电压配额,并且与接收FFE不同的是,它并不会放大信道噪声。不过,如果使用了DFE,那么在设计最初(几个)后驱DFE分接头时线路设计的主要挑战将是在一个(或少数几个)单位时间间隔内关闭反馈回路的计时,如图5(a)所示。这个问题对于第一个FDE分接头而言尤其明显,因为所接收的信号必须要检测,再乘以相应的权重系数,并从输入信号中减去,所有这些仅在一个单位时间内完成。在20Gbps下的2-PAM链路中,单位时间间隔可能仅有50ps那么短。因此在高速链路中最开始的DFE分接头通常未被移除,或者通过先行计算来展开反馈回路并增加回路中的时延。

在分接头数量为一个且回路展开的DFE中,每个周期要进行两次判定。一个比较电路按照假定前一个接收到的信号为1的情形对当前接收到的信号进行判定;另一个比较电路按照假定前一个接收到的码元为0的情形对当前接收到的信号进行判定。一旦知道前一个码元,我们就能选择正确的比较电路输出。图5(b)中所示的是一个分接头数量为一个且回路展开的DFE。回路展开的DFE在两个调节过的眼位上做出两次判定,这一过程是通过使用以最开始的后驱分接头ISI大小作为补偿的采样器来进行的。图6(a)和(b)分别显示了上眼图和下眼图。这两个眼位分开的程度与最开始的后驱分接头ISI成比例。回路展开DFE中的定时限制要在一个单位的时间间隔中容纳一个正反器和一个复用器;这在20Gbps的情况下仍然是一项挑战。分接头数量超过1时,展开回路所需要的取样器的数量会以2分接头数量的方式增加。因此,在通常情况下尽量避免展开分接头数量超过1的回路。

3 ISI受控链路设计

3.1 局部响应信令

我们假设通讯信道中的ISI现象非常严重,以至于在信号通过信道时,前一个码元被叠加在当前的码元上。也就是说,在n时刻所接收到的信息Yn由公式(1)来确定:

图表

测试

图3  沿发射与接收线性均衡器的信道传输函数

图表

图4 分接头数量为三个的DFE应用在第二、第三和第四后驱体是的单比特响应

图表

(a)标准DFE (b)回路展开的DFE

图5 DFE的反馈回路中的时延

在这里,Xn为时刻n 时所发射的符号。那么对于2-PAM系统而言,如果Xn与Xn-1相等,那么所接收到的信号要么为0要么就为2,否则就为1。因此,如果我们知道Xn-1是什么,我们就能用常规DFE或回路展开的DFE来找出Xn是什么。

或者,我们也可以在发射器发射信号之前在该处进行以下的简单预编码:

Yn = Yn Xn                  2)

图表

图6 由上部和下部取样器所看到的所接收到的经过调解的眼位

(a)上部眼位(b)下部眼位

图表

⊕式中,⊕代表XOR运算,并且传递的是Yn而非Xn。这样,我们就能轻而易举地证明接收器处的水平2和0对应于Xn = 0,且不论Xn-1的值为何、水平1均对应于Xn = 1。因此,在发射器上进行的编码就献出了在接收器处使用DFE的需要;而且该过程无需增加发射器电压净空要求,这是因为发射序列仍然由1和0所组成。这种信令方式称为双二进制信令,首先是由Lender提出的。如果信道特性并非如上所述的那样,我们可以在发射器处使用一个线性FFE来对信道进行预编码,从而使得信道符合双二进制ISI模式。因此在实际系统中,我们通常在信道特性近似于双二进制信道时才使用双二进制信令。双二进制信令已经有在一块较长的FR4背板上通过了10Gbps及更高速率验证。特定于其他信道类型的其他部分响应信令类型也同样存在。表1列出了双二进制、双码、改型双二进制和2类等常见的少数几种局部响应系统的特性。

图7(a)和(b)分别显示了双二进制、双码、改型双二进制和2类的频率响应及脉冲响应。双二进制信道是一个零频为Ω=π/T的低通量滤波器,双码信道是一个零频为Ω=0的高通量滤波器。改型双二进制信道是一个零频同时为Ω=0Ω=π/T的通频带。2类信道也是一个零频为Ω=π/T的低通量系统,只是其频响衰减波形与双二进制信道不同。双二进制的眼图与2类系统的眼图分别见图8(a)和(b),双二进制和2类系统分别有3个和5个等级。

3.2 多频音信令

前面介绍的局部响应方法利用了在信道频率响应第一个陷波之前的信道带宽的一部分。但在第一个陷波之后,信道频率响应有可能恢复为非零值,比如频率响应为1+e#(-jπfT)的双二进制信道就是如此。事实上,频率响应中的陷波间隔距离相等,均为(2k+1)/2T;可以用于信号传输的额外信道带宽存在于每两个陷波之间,这是因为双二进制传输并没有使用该位置。在这情况下,我们可以传输由以直流为中心的双二进制流和一组以非零载波频率为中心的通频带流所组成的多频音序列。

图表

图7 频域特性和少数几种部分响应系统脉冲响应:

双二进制(类型1)、双码、修正型双二进制和类型2(a)频域响应(b)时域响应

最近,业界提出了一种适用于高速链路的多频音新架构,称为模拟多频音(AMT)。图9(a)中所示的是一种简化的三通道型AMT系统。我们将输入码元流与三条子流并列放置,各子流的速度为总比特率的三分之一。接下来各子流均被调节至其各自的载波频率上,合并后的信号通过线路发送出去。图9(b)为各子信道在接收器输入端处的独特频率响应的示意图。AMT系统中所有的载波频率均为子流码元速率的整数倍。当ISI不存在时,子流在接收器中用混合器和整合器彼此分隔开来。在出现ISI的实际系统中,正向输送均衡器别放置在各子流的发射器处,以维持接收器处各子流之间的正交状态。发射器处的混合器也与发射均衡器整合在一起,并且在数字域中发挥作用。与常见的非归零(NRZ)系统相似,AMT系统中的每条子流可以在接收器处配备一个DFE,DFE甚至可以存在于各子流之间,以消除后置的信道间干扰(ICI)。不过,AMT中的DFE以子流速率运行,其速率只是系统总比特率的几分之一。因此,时序约束就减轻了很多。在双二进制信道1+e#(-jπfT)上,如果子流速率被设定等于T,那么,信道会在发射器输出端处延迟整合信号(并因此延迟了组成它的各子流)达一个完整的子流周期,并将其叠加至自身。不过,由于各载流频率为1/T的整数倍,该运算并不影响子流之间保持正交状态。因此,各子流在接收器处被混合与整合后,各子流将作为双二进制序列被分开。因此,我们可以在发射器处的各子流上进行双二进制编码,以简化各子流的信号检测。

图表

图8 数据速率20Gbps的(a)双二进制和(b)类型2的部分响应信号眼图(a)双二进制(b)类型2

图表

图9 三通道AMT系统与子信道频率响应

(a)三通道AMT系统;(b)子信道频率响应

虽然我们本章的论据基础是双二进制信道,但这些论据却可延展至前一章中所介绍的局部响应信令方法的所有变化。

4 受控ISI信道工程设计

高速链路信道通常为在的均衡技术的帮助下尽力消除ISI的系统。这样的而系统不仅结构相当复杂,还非常耗能。除此之外,这样的链路信道通常通量较低,并伴有急剧的高频率规律性衰减。虽然它们与第三部分中的低通量部分响应信道类似,但并非完全一样。即使ISI消除型信道陷波类似于双二进制系统陷波,其陷波频率也可能并不符合目标信号速率。因此,为了创造等效的部分响应信道,在发射器处设置一定量的均衡是有必要的,而这样做也意味着能量消耗的提高并降低SNR。在本文中,我们通过在PCB印制线和封装上添加无源波导结构的方法,从而提出一种在常规链路基础上创建部分响应信道的备选方案。

图10(a)表示一个带有单短截线的互连系统,短截线用来调节其传输特性。我们可以通过改变短截线的长度和阻抗来改变系统响应波形。短截线的长度决定零频,其阻抗影响衰减,如图10(b)和(c)所示。短截线长度与初次零频关系如下所示:

公式

式中,c0为光速,∈r为电容率或材料的介电常数,L 为短截线的长度。对于低损耗的材料而言,信道级响应对短截线的位置较为敏感。

测试

(a) 添加一条短截线 ;(b)H(f)作为短截线长度的函数;(c)H(f)作为短截线阻抗的函数

图10 用一条短截线给信道传输函数塑形

添加多条短截线,我们就能非常近似地获得所需的光谱形状。我们可以通过短截线长度和阻抗这两个可调参数在多个位点处修改信道的特性参数。因此,在各个短截线位置,信道的特征阻抗可以改变。图11(a)表示配有两条短截线的互连系统。其中一条短截线可以代表一种不连续状态,作为信道的一个部分且无法移除。我们可以有意添加另一条短截线来改变信道的响应。在短截线之前及之后的印制线的长度分别为L1=50mm和L3=25mm。两条短截线的长度均为L4=L5=14.5mm。通过调整短截线之间的距离我们可以明显改变互连系统的传输函数如图11(b)所示。图中的曲线1添加第二条短截线之前的道响应。当短截线之间的距离为10mm时,我们得到了曲线2所示的平坦道响应。不过,当距离设置为5.0mm和2.5mm时,信道响应在更高的频率处出现峰值,参见曲线3和4。因此,我们可以通过短截线及短截线反射的相互作大幅改变互连系统的总体信道特性来自短截线的局部反射所造成影响可以通过小反射理论来粗略估不过,可以调整实际上少数几个设计参数因此通过模拟调节少数几个关键参数更容易找到最佳方案

5 案例分析:一条6英寸FR4芯片-芯片互连器件

图12(a)中是我们将在本文中研究的芯片-芯片互连系统示意图。该互连器件由一条6英寸FR4 PCB印制线、两个低成本塑料封装(内部各有20mm长的基板印制线)、PCB和封装过孔和寄生元器件(Ci和Ri,即电容和电阻),以及短截线组成。随着信号通过信道传播,所有这些元器件都会使信号发生衰减与弥散。为了对数千兆赫兹级频率的信道进行分析,我们为信道中无源和有源器件建立了精确的模型。图12(b)是一个点-点差分互连系统的电路示意图,其中有传输线路、终端和一个主驱动的简单模型。我们将研究不同传输方法在该通讯信道上的性能,以验证所用方法的有效性。

测试

图11 用多条短截线对信道传输函数进行塑形

(a)使用多条短截线对信道特性进行塑形;(b)H(f)作为短截线间距的函数

5.1 常见发射与接收均衡

第一种减轻ISI效应的方法是使用均衡技术。图13(a)中所示的是目标数据速率为20Gb/s的系统在进行均衡前以及进行功率受约束的发射均衡后的传输函数。低成本封装上的电镀短截线在大约14GHz处给信道传输函数带来了一个短截。因为这个原因,发射均衡器不得不大幅衰减传输数据的低频部分,并使得总体的均衡后传输函数变得扁平。这导致SNR在接收端产生严重损失。图13(b)中所示的是系统原始SBR和均衡后的SBR。图14(a)和(b)中所显示的分别是使用标准DFE均衡后的眼图,以及使用分接头数量为一个且回路展开的DFE均衡后的眼图。尽管使用标准DFE所接收到的眼图显示出了一定程度的张开,使用回路展开的DFE则很明显地改善了系统的电压余量和时间余量。

5.2 双二进制信令的信道工程设计

第二种方法是通过在板卡和封装上设计印制线短截线来改变信道的特性,并以此来匹配双二进制系统的特性;如图15所示。设计这些短截线的目的是在系统最大工作频率下设置零值。我们可以调整印制线的长度与阻抗来控制响应的频率特性形状。短截线印制线长度为3.75mm。

图表

图12 芯片到芯片互连系统和信道模型

(a)互连系统(b)信道模型

图表

图13 发射与接收均衡(a)频率响应(b)单比特响应

图表

图14 有发射与接收均衡的眼图(a)使用标准DFE(b)使用分接头数量为一个的回路展开的DFE

图16(a)中所示的是理想双二进制、原型和修正后系统的传输函数。修正后的传输函数非常匹配双二进制系统的传输函数,并且在10GHz的奈奎斯特频率上有零值。尽管原型系统的传输函数显示在10GHz可以传输更多的能量,但ISI非常严重以至于无法可靠地传输速率为20Gbps的数据。改进后的系统引入了总量受控的ISI,因此系统在不需要任何发射或接收均衡器的情况下就表现出电压余量和时间余量上的极大改善,如图16(b)所示。

图表

图15 设计改变连接系统整体特性的封装和PCB印制线的实例

因为在高频下,频谱内容减少,局部响应信令如双二进制信令还具有更好的抗串扰、抗反射特性以及较低的电磁干扰(EMI)。局部响应信令可以降低所需的最大频率,因为它允许总量受控的ISI存在。

图17(a)中所示的是芯片到芯片系统从输入到输出的信号通道眼图。传输媒介将二进制NRZ码元转化为双二进制或2类多级相关码元。图17(b)中是改变后的二进制数据模式和接收到的波形。我们通过信道时延来改变输入波形,以此来排列并显示信道对于输入的影响。输出码元为发射器所发出的当前码元与前面的码元之和。

图表

图17 修正型芯片到芯片互连系统将二进制转化为三重信号。

5.3 AMT信令的信道工程设计

图18表示原有信道频率响应(分贝)和损耗角正切。对频率响应仔细检查后显示,信道响应在第一次陷波频率(由电镀短截线所致)后开始反弹,达到损耗角正切,与图10(b)中的情况类似。不过,其响应由于信道中断的存在而受抑制。如果没有这些其他的不连续,信道响应会在第一次陷波后反弹至损耗角正切,在20GHz以下时,其衰减小于20dB。因此,第一次陷波后,部分可用信道传输容量就被浪费了。本节所研究的第三种方法即是延长封装上电镀短截线的长度,将主陷波频率移至低频,如图18所示。虽然这种修正降低了第一次陷波前信道的带宽,但这能让信道响应在受到其他不连续抑制值前回弹至损耗角正切。

图表

图18 原有的和改进后的频率响应

至此,信道在可用频率上的频率响应主要取决于一条单短截线,而短截线又具有周期性频率响应,便在15GHz时产生又一个陷波。结果与图9(b)类似,5GHz到15GHz之间的全通频带信道都打开了,可以用AMT发射器来完成通频带信号传输。AMT系统会要求采用三信道(一条10Gb/s双二进制基带信道和两条正交10Gb/s双二进制通频带信道),以达到总计30Gb/s的数据速率。图19(a)-(c)表示优化后的AMT系统在该信道上的三条子流的眼图。

由于改进后的信道并不会像理想型双二进制信道那样完全恢复至0dB,AMT系统需要具备一定数量的信号传输均衡器,或者是在接收器前端加装一个线性均衡器(10GHz时,其增益为10dB)。AMT系统的接收器同样需要在各子流上配置一个分接头数量为一的DFE;该DFE回路时间为200 ps,以消除各个子流的第二次后驱ISI。虽然这种方法增加了系统的复杂性,但其数据速率比前一种方法高出50%。图20中所示的是均衡后降频转换前三条子流在接收器输入端的信号响应。

6 结论

本文论述了一种高速芯片-芯片通信互连器件受控ISI设计方法。我们利用常见封装与板卡技术中的非理想特性来形成互连系统的信道响应。这使得常见互连器件可以在最小的带宽下传送较高数据速率的信号,并通过局部响应和多音频信令方式抑制计时不准的发生。局部响应信令(如双二进制信令)还表现出更好的抗串扰、抗EMI和抗反射特性。

图表

图19 第一、第二和第三子流眼图

(a)第一信道(b)第二信道(c)第三信道

图表

图20 下转换前,三条AMT子流在接收器输入端处的均衡响应

通过上述设计方法,我们可以采用低成本的常见封装和板卡技术来实现20Gbps以上的下一代数据传输。我们还通过双二进制与模拟多频音(AMT)的信令方法给出设计示例,以论证这种方法的有效性和优势。

 

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