1 简介

人工智能（AI）和高性能计算（HPC）工作负载的迅猛增长正在加速数据中心流量的增加，从而迫切需要下一代高带宽互连技术。为了满足这些需求，业界正在将电气输入/输出（I/O）速度提升至每信道400Gb/s，这一里程碑对于实现可扩展、节能的数据中心架构至关重要。

在这些极端的数据速率下，调制格式的选择成为了一项基本的数据速率设计挑战。虽然PAM4信号传输已成功应用于每信道100Gb/s和200Gb/s的接口，但其向400Gb/s的扩展性受到数据中心信号完整性、噪声容限和功率效率条件的制约。这些条件促使人们探索更高阶的数据速率调制方案，如PAM6和PAM8，这些数据方案提供了更高的带宽效率，但也引入了更高的实现复杂性、更严格的数据线性度要求以及对噪声和抖动更高的敏感性。

与此同时，铜基互连器件仍是数据中心内短距离数据中心链路的一种经济高效、低延迟的解决方案。不过，将铜互连扩展到每信道400Gb/s会带来显著的信道损耗、串扰和均衡挑战，尤其是在现有的可插拔外形尺寸（如OSFP）中。这些外形尺寸面临着机械和电气方面的限制，这些限制会在更高波特率下降低性能，因此有必要重新评估连接器和模块的设计，以适应下一代数据操作。

本文通过全面的数据中心互连和系统级分析，研究了在铜介质上实现每信道400Gb/s信号传输的可行性。我们考察了现有和拟议的可插拔架构，评估了无源、重新定时和有源线性（重驱器）解决方案。本研究结合了数据中心系统建模和仿真增强，以及对主机发送和接收参数的敏感性分析，以确定主要的性能驱动因素，并对设计优化进行指导。最后，本文对不同数据速率调制格式和外形尺寸进行了数据速率性能对比评估，为未来400Gb/s系统中实现可靠且节能的铜互连器件提供设计建议。

2 行业趋势与数据速率演进

人工智能和高性能计算集群与数据中心系统的成功布局和增长，加快了行业向更高速电气输入/输出（I/O）接口迈进的脚步。在历经了每信道56Gb/s（PAM4）、112Gb/s（PAM4）和224Gb/s（PAM4）信号传输的几代发展之后，下一个重要里程碑将是每信道400Gb/s，如表1所示。

这一推动力在很大程度上源于数据中心架构。这些数据中心架构越来越依赖于短距离、高密度的电气互连器件，以实现芯片到芯片、芯片到模块以及模块到模块的通信。铜互连器件因其低延迟、低功耗和成本效益而仍然至关重要，尤其是对于需要大规模高带宽的AI系统而言。不过，要实现400Gb/s的数据中心信号传输速度，就需要重新对调制技术和互连设计进行根本性的审视，因为现有的假设在这些极端数据速率条件下开始不再适用。

表1 调制方案演进与对应的奈奎斯特频率

PAM4通过平衡带宽效率与实际实现的复杂性，已经成功地实现了100Gb/s和200Gb/s接口。不过，将PAM4扩展到每信道400Gb/s会暴露出一些根本性局限性，包括在奈奎斯特频率下信道损耗预算紧张时插入损耗高、抖动敏感性增加、均衡要求提高、DSP功耗上升以及对数据中心信道不连续性的敏感性增强。为了克服这些数据速率限制条件，人们正在不断地探索更高阶的数据速率调制方案，如PAM6和PAM8。虽然这些格式提高了数据带宽效率，但它们需要更高的数据速率模拟线性度、更大的前向纠错（FEC）资源（如带宽、计算量等）、更高的DSP功耗和复杂性，并且对串扰、码间干扰（ISI）和抖动的容忍度降低，这使得它们的实际可行性高度依赖于数据信道质量和数据中心互连架构。

图1 眼图：(a)PAM4调制 (b)PAM6调制 (c)PAM8调制

2.1 可插拔I/O封装形式

自20世纪90年代中期以来，可插拔I/O封装形式一直是网络行业的中流砥柱，这主要得益于其现场可更换性以及标准化的电气和机械接口，这就确保了不同供应商和技术代际之间的互操作性。其模块化架构使数据中心系统设计人员能够支持多种介质类型，包括无源铜缆、有源铜缆和光模块。

图2 当前电气和光信道的I/O

随着数据速率向每信道400Gb/s推进，业界已经探索出近封装光学（NPO）和共封装光学（CPO）等替代方案，以缩短电气信道长度并提高了数据信号的完整性。不过，这些集成光学方法也存在了重大弊端，包括采购复杂、互操作性有限、热管理具有挑战性以及可维护性降低，因为数据中心故障通常需要板级更换，而非简单的模块更换。出于这些原因，可插拔封装形式仍然是近期高速数据中心部署的首选和最实用的解决方案。随着业界评估支持每信道400Gb/s运行所需的电气和机械增强，其固有的模块化、标准化和易更换性仍旧具有关键优势。

虽然可插拔I/O架构已使数据中心连接实现了数十年的可扩展性，但随着数据信号速率接近每信道400Gb/s，其电气和机械限制变得越来越具有挑战性。在这些极端数据速率下，当前封装形式（如QSFP-DD和OSFP）的几个固有局限性直接影响可实现的范围、数据信号完整性和数据中心系统功耗。

数据中心主要挑战包括：

•近奈奎斯特频率的插入损耗较高，导致眼图张度和数据链路余量减小；

•密集的连接器几何形状和紧密排列的电缆组件引起的严重串扰耦合；

•连接器、外壳和PCB发射区域中的阻抗不连续性导致回波损耗劣化；

•机械和制造容差在高波特率下会出现波动性与数据速率性能差异；

•多机械接口和长电气接入路径中阻抗控制较难；

•热和功率限制，限制了数据中心模块内重定时器、重驱器或更高功率DSP的集成。

随着数据速率不断提升，这些限制越来越制约着基于铜缆互连的400Gb/s每信道链路现有可插拔接口的可行性。下面我们将详细地探讨这些挑战，并探讨替代外形设计和有源铜解决方案如何有助于缓解这些数据速率限制。

2.2 信号完整性挑战

数据中心信号完整性是实现每信道400Gb/s可靠电气性能的主要限制因素。在这些极端的数据传输速率下，即使是微小的损伤也会明显降低链路余量，使数据中心信号完整性成为所有电气、机械和制造考量中的主要约束因素。现有的可插拔外形最初并非为如此高的数据带宽而设计，许多外形目前已经达到了支持400Gb/s运行可优化或改进的实际极限。下面将探讨制约现有可插拔设计支持400Gb/s运行能力的几个关键数据中心信号完整性挑战。

2.2.1 插合区的电气短截线

长期以来，插接短截线一直被视为可插拔连接器性能的主要限制因素。数据中心高频性能下降源于两个不可避免的结构——印制电路板（PCB）上的插接焊盘残余长度和连接梁形成的接触尖端短截线。这两个数据结构都会带来谐振和阻抗不连续性，从而降低回波损耗并加速高频衰减，随着数据传输速率接近400Gb/s，这些影响会更加严重。

图3 传统接触件配接焊盘短截线变异研究及相应的插入损耗和阻抗SI仿真数据

图4 传统接触件配接焊盘短截线变异研究，附带相应的插入损耗和阻抗SI仿真数据

图4展示了接触尖端短截线，并将有无短截线配置的两种情况进行了比较。虽然无短截线方案在机械上并不可行，但它显示出约10GHz的滚降改善，证明了接触几何形状所带来的电气损失。由于有效滚降是由焊盘和接触短截线的综合影响决定的，因此即使两者中的任何一个发生微小变化，也可能在400Gb/s的传输速度下引起显著的数据信号完整性（SI）波动。鉴于这种敏感性，传统的可插拔设计似乎已达到通过增量优化所能改善的实际极限，这促使人们探索替代连接器或采用截然不同的可插拔因子设计。

2.2.2 信号串扰

在400Gb/s的传输速度下，数据中心信号串扰问题变得更为关键，因为即使是微小的耦合机制也会明显降低数据中心信号的完整性，并减少可用的链路余量。在这些数据带宽下，确定是否需要物理线对绝缘、增强屏蔽或将两者结合起来，成为下一代可插拔接口设计时必须考虑的重要因素。

图5 跳过相邻接触对的OSFP 224G连接器

图6 远端和近端串扰信号完整性（SI）数据对比，传统可插拔接口（蓝线）与新型高屏蔽接口（红线）

图6对比了传统可插拔外形接口与一种在整个数据信号路径中采用了增强的数据速率屏蔽设计的新概念连接器。值得注意的是，不同的屏蔽架构会自然地形成不同的连接器接口几何形状。鉴于当前一代产品对远端噪声（尤其是插合区域内的噪声）较为敏感，这种增强的数据速率屏蔽方法为满足400Gb/s操作的严格要求指明了一个正确的方向。

2.2.3 机械挑战

传统可插拔形态的机械限制在每信道400Gb/s的速度下，对数据中心信号完整性、一致性和可靠性的约束日益增加。这些数据中心架构是为早期的带宽世代开发的，其许多基础机械假设已经不再适用于下一代需求。

一个根本性的限制源于所需的机械插入深度和配合包络，这决定了数据信号接触焊盘的固定长度，以确保滑动、寿命和保持力。虽然在较低数据速率下可以接受，但当数据速率超过400Gb/s时，这种数据速率滑动长度在电气上变得有害，会带来过大的插入损耗和回波损耗。在现有的模块锁存方法下，缩短焊盘长度通常并不可行，因为这会降低机械鲁棒性和长期接触可靠性，从而对可实现的电气性能设定了一个硬性边界。

可插拔模块还依赖于机架、连接器、模块印刷电路板（PCB）、模块外壳和主机印刷电路板（PCB）之间的精确对准。机械容差——包括随时间推移产生的小幅横向或垂直偏移、偏斜、旋转变化和连接梁变形——（插拔寿命）会导致引脚场耦合和模式转换发生明显的变化，从而导致信道间数据信号完整性的变化。

此外，机械设计约束条件（如插针间距、连接梁几何形状和内部连接器壁）限制了可采用的数据速率屏蔽或绝缘等级。空间限制阻碍了坚固的接地结构或复杂绝缘功能的添加，而数据速率滑动和寿命要求进一步限制了连接梁的重新设计。因此，传统可插拔设备的机械框架成为实现可靠400Gb/s运行所需绝缘和电磁限制的一大障碍。

图7 传统表面安装可插拔连接器中的共面性问题

图8 不同共面性情况导致不同焊料厚度和相应回波损耗影响的研究

2.2.4 制造挑战

机械挑战只是限制因素的一部分；制造过程中的波动性带来了一些额外的挑战，这些挑战会直接影响高数据传输速率下的电气性能。接触件几何形状的差异、连接梁的细微变形或工艺引起的异常情况，都可能使连接器接口的特性阻抗发生偏移（通常在88~91Ω之间），如图9所示。这些偏移使之难以保持一致的基准结构，并使模拟数据和测量数据之间的相关性变得复杂。

图9 电接触几何形状差异/变形对阻抗的影响

制造差异也可能导致关键特性（如接触短截线长度）的无意偏差。即使短截线长度略有增加，也会降低滚降频率和回波损耗，从而降低整体数据中心系统裕度。装配变化又增加了一层复杂性：在图10中，上下排引脚在装配时的位置略有不同，导致配对位置不均，进而导致不同排之间的配对焊盘短截线长度不同。这些不一致性带来了数据信道之间的差异，在400Gb/s时这种数据速率差异会变得更加不利。

图10 传统接触梁的制造与装配偏差

要实现下一代数据速率所需的性能，那就需要极其严格的制造容差。简化连接器设计、减少严格控制尺寸的数量以及提高设计对变化的鲁棒性至关重要。数据中心研究表明，容差越严格，电气特性就越接近于标称基线，这就要求我们在未来可插拔设计中更需要强调精度和制造规范。

3 下一代400G可插拔连接器概念

传统可插拔外形尺寸中累积的信号完整性、机械和制造挑战表明，这些数据中心架构在每信道400Gb/s的速度下正接近其实际应用极限。对接口、短截线、屏蔽结构和焊点容差的渐进式优化带来的改进效果逐渐递减，这表明需要采用一种根本性的新方法。本文探讨了一种新的可插拔连接器概念，旨在最大限度地减少现有设计中固有的许多结构限制。

与传统I/O可插拔模块一样，新概念旨在支持表面贴装（SMT）和有线主机两种实现方式。尽管由于严格的插入损耗预算，预计400Gb/s将更多地依赖有线主机解决方案，但SMT变体仍然具有重要意义，尤其是对于NIC卡等应用而言。

所提出的数据中心架构侧重于：

• 通过更短且更可控的数据中心信号路径，减少电气不连续性；

• 增强数据速率屏蔽和绝缘效果，提升整个连接器长度的串扰性能；

• 通过数据速率重新设计的电接触几何形状，最大限度地减少了对配合短柱的影响；

• 提高了数据共面性和控制容差，解决了制造过程中的数据速率变异性；

• 结构经过机械优化之后，能够在不影响I/O插拔寿命的前提下，实现可靠的高频数据性能。

这些数据速率设计元素的共同目标是将铜互连的可行性扩展到400gb/s甚至更高的数据速率，同时保持模块化、互操作性和可维护性，这些特性使得可插拔架构在多代产品中均取得了成功。以下几个小节是新型可插拔连接器概念的早期模拟结果，涵盖了表面贴装（SMT）和板上（OTB）布线主机实施方案。提供这些结果是为了说明400Gb/s操作的预期电气性能。在此阶段，模拟数据中心突出了新接口的可行性和预期的潜在性能优势，表明其支持400Gb/s PAM6信号传输，滚降频率约为95GHz。

3.1 新I/O概念SI——表面贴装（SMT）

图11展示了所提出的下一代数据输入/输出连接器表面贴装实施方案的SI仿真结果。这些数据仅反映已经插合的连接器，包括数据模块侧PCB布线的一小部分。这些数据集中不包括外部电缆、端接或额外的信道元件。这仅绝缘了连接器的固有电气性能，并为评估数据速率是否适用于400Gb/s应用领域提供了一条清晰的原始参照标准。

图11 仅针对表面贴装版本新I/O概念SI的拟议新I/O连接器SI仿真结果——板上（OTB）（带线主机）

图12是我们所提出的下一代可插拔输入/输出（I/O）互连解决方案的有线或板上版本的相应结果。这一数据速率模型还反映了仅配对连接器时的性能，包括短模块侧布线、内部有线主机转换和短出口主机电缆。

图12 仅针对板上400G共封铜缆连接器（CPC）的拟议新I/O连接器SI仿真结果

随着数据传输速率接近400Gb/s，由于PCB走线长且损耗大，以及存在多个高频不连续点，从可插拔I/O到主机ASIC的传统主机路由变得越来越不切实际。在这些数据带宽下，要保持足够的信道余量，就需要摒弃传统的板级路由，转而采用基于电缆的主机方法，使高速I/O接口尽可能靠近ASIC。一种有前景的方法是共封装铜缆连接器，如图13所示。它将高速数据接口直接置于主机ASIC基板的顶面，从而大幅缩短电气信道，并消除BGA球、基板核心层压板过渡、主机分接通孔和长PCB走线中的不连续点。通过最大限度地减少ASIC到连接器的不连续点，这种数据中心架构就减少了插入损耗，改善了高频回波损耗特性，降低了对加工变异的敏感度，以及传统可插拔路径固有的长通孔效应，最终为400Gb/s运行提供了更清晰的电气拓扑结构和更高的SI余量。尽管仍需进一步优化，但早期数据仿真结果表明，共封铜缆连接器是下一代数据中心系统互连的理想之选。图14中展示的数据对于400Gb/s PAM6应用而言具有光明的前景。

图13 ASIC基板上共封铜缆连接器示意图

图14 仅400G CPC连接器的SI仿真结果

3.2 信道层面性能

为了全面评估下一代400Gb/s电气接口的可行性，我们必须在数据中心系统层面评估其性能，因为数据中心互连结构、数据信道损耗和主机参数的综合影响决定了数据端到端链路的容限。

在本节中，我们将对所提出的下一代可插拔连接器和共封装铜（CPC）接口进行一系列基于数据仿真的信道性能评估。分析从完全无源的芯片到模块和芯片到芯片信道开始，为两种外形尺寸建立基线电气性能。然后，我们将评估数据速率范围进一步扩展到基于有源重驱器的信道，以展示均衡和数据信号再生如何增加可行的信道长度和容限。这些结果结合起来，为我们提供下一代数据中心架构实施方案的电气性能包络的系统级视野。

3.3  I/O-CPC信道

对于400Gb/s操作，最可行的电气候选方案是机箱内的芯片到模块（C2M）信道。该数据信道得益于其固有的短电气距离以及采用有线主机拓扑结构的能力，使得整个路径保持在400Gb/s所需的严格插入损耗预算范围内。图15展示了使用所提出的下一代可插拔I/O接口与400Gb/s CPC连接器配对的芯片到模块（C2M）实施方案，通过一根250mm的大铜缆进行互连。该数据中心配置提供了一个具有代表性的端到端拓扑架构，以用于在现实的400Gb/s系统约束条件下评估数据信号完整性（SI）。图16中的SI结果表明，在95GHz范围内具有清晰的插入损耗特性和低串扰，证实了该数据中心配置在400Gb/s应用中的可行性。在85GHz时，插入损耗约为8dB，有力地表明基于铜缆互连在400Gb/s的机箱内信道中仍然可行。

图15 400G IO至CPC 250mm电缆组件信道设置

图16 I/O至CPC信道（图15）SI仿真结果

3.4 CPC-（直接连接铜缆）–CPC信道

在224Gb/s的数据传输速率下，直接连接铜缆（DAC）链路被广泛应用于长度高达约1m的机架内连接。不过，对于400Gb/s的数据传输速率，需要进行详细分析以确定DAC的插入损耗贡献是否仍然可以接受，特别是考虑到对数据速率调制格式和均衡要求的数据敏感性有所提高的情况下。

图17 使用1米26AWG数字音频电缆组件的CPC到CPC信道设置

当使用CPC技术结合外部DAC实现主机芯片到主机芯片的数据信道时，数据中心整体拓扑结构如图17所示，相应的SI结果如图18所示。这些数据速率模拟初步表明，在预期的数据中心系统损耗预算范围内，长距离外部铜缆是否能够切实满足400Gb/s的要求。正如预期的那样，插入损耗明显高于I/O到CPC信道——在85GHz时约为30dB。当包括两端的封装损耗、PCB走线损耗和其他信道元件时，其累积损耗接近电信号传输可行性的上限。不过，随着封装材料、CPC架构优势、PCB技术和低损耗电缆组件取得重大进展，我们可以将基于DAC的数据信道传输距离扩展到足以支持未来启用DAC架构的数据中心系统架构中的400Gb/s PAM6或PAM8。

图18 CPC至DAC至CPC信道（图17）SI仿真结果

3.5 端到端信道仿真

在前几节中建立了连接器层面的性能后，我们现在就来完整端到端（E2E）信道的数据仿真。该数据仿真包括从发射器芯片到接收器芯片的完整数据信号路径。在我们的E2E仿真中，CPC连接器被安装在基板上，该基板通过中介层和芯片结构连接到主机ASIC（图13）。为了准确地模拟这些数据信道，除了电缆组件本身外，我们还必须首先表征三个关键组件：主机ASIC基板到CPC、封装到主机以及芯片模型。这些组件对整体数据信道响应有着重要影响，对于评估不同电缆配置下的系统级性能至关重要。

3.6 基板到CPC

我们将基板（子基座）建模为两条级联的迹线。第一条传输线（Z_c=45Ω，l=30mm）代表基板迹线，这是载体上的主要布线。第二条传输线（Z_c=46.25Ω，l=1mm）模拟到共封装连接器的过渡。

图19 基板模型

每条迹线都包含一个与频率有关的数据损耗模型。该数据速率模型以每mm损耗（单位：dB/mm）和6.14皮秒/mm的传输延迟为特征，能够准确捕捉基板材料中的趋肤效应和介电损耗。

3.7 封装到主机

中介层模型由三个级联的传输线段组成，每个传输线段代表一个不同的物理区域。第一条传输线（Z_c=45Ω，l=0.5mm）模拟芯片到互连器件的过渡以及芯片焊盘与中介层之间的阻抗不连续性。第二条传输线（Z_c=45Ω，l=12.5mm）表示中介层基板上的走线路径，具有与数据频率有关的数据损耗特性。第三条传输线（Z_c=46.25Ω，l=1mm）模拟形成中介层到球栅阵列（BGA）垂直互连器件的铜柱。最后，对地并联电容为40fF，表示BGA焊球的寄生电容。每个传输线段都以与频率有关的传播常数γ(f)为特征，该常数捕捉了趋肤效应、介电损耗和频散。

图20 中介层模型

3.8 芯片

该芯片模型由一个串联电阻（Rd）和多个级联LC部分组成，代表片上数据速率传输线的寄生效应。对于400Gb/s数据模型，电感值范围为92.9~107pH，而并联电容值则从21.4fF变化至78.6fF。注意，数据速率模型参数的值遵循400G信道运行裕度（COM）工具中的值。

图21 400Gb/s主机的芯片模型

在数据信道分析中使用的400Gb/s芯片是文献[2]中最初提出的200Gb/s芯片的缩放版，它将截止频率从约80GHz提高到100GHz。这种带宽扩展显著降低了芯片对码间干扰（ISI）的影响，并在更高数据速率下提高了整体信道性能。接收模块 接收机信号处理链包括：低通滤波器（LPF，截止频率为0.75×波特率）、接收机补偿时间均衡器（Rx CTLE）、模数转换器（ADC）、前馈均衡器（FFE）和最大似然序列检测器（MLSD），如下图22所示。

图22 接收信号处理链

LPF：0.75倍波特率下的抗混叠滤波器。Rx CTLE：提供高频升压的数据接收端均衡。

ADC：模数转换；引入影响数据中心系统性能的量化噪声。

FFE：用于补偿前导和后导码间干扰（ISI）的数字FIR滤波器。

MLSD：基于维特比算法的数据速率序列检测器，利用信道记忆实现最优符号决策。

模拟设置

数据仿真过程采用频域与时域相结合的方法，以准确模拟数据中心系统的完整信号路径和噪声特性。这种方法结合了频域S参数级联的计算效率与时域信号处理的灵活性。

信道响应计算

各个数据中心系统组件的S参数——包括发射器芯片、封装、载体、电缆组件、重驱器（如有）和接收器前端——在频域中串联在一起，以形成完整的数据速率端到端信道响应。精确的串联能够准确地捕捉整个数据速率传输路径中反射、损耗和频散的累积效应。

噪声注入与传播

噪声在数据中心信号路径中的四个位置被注入，每个位置到决策点的传递函数都不同：

1）Tx输出：经历完整的信道传递函数，包括电缆损耗、连接器不连续性和接收器前端。

2）重驱器输出：仅适用于有源铜缆（ACC）情况。通过剩余的电缆和接收器前端进行传播。在ACC双端（DE）中，远端（FE）重驱器对来自近端重驱器的信号和噪声进行放大。

3）Rx输入：输入参考的热噪声，在数据中心采样前仅经过模拟处理（低通滤波器（LPF）和补偿时间延迟误差（CTLE））。

4）ADC噪声：由于ADC中位数有限以及采样过程中额外的次优效应而产生的噪声。用有效位数（ENOB）来表示。

每个噪声源都以其功率谱密度为特征，该密度由从注入点到ADC输入端的相应传递函数塑造。我们可以将组合噪声谱转换为时域进行数据速率分析。

3.9 时域信号处理

时域信号处理一般从传输的符号序列与复合信道脉冲响应卷积开始，然后将根据四个噪声源计算的彩色功率谱密度生成的随机噪声样本加入到数据信号中。

量化后的数据信号随后由数字接收机链进行处理。该数据链由前馈均衡器（FFE）组成，而均衡器则是以有限脉冲响应（FIR）滤波器的形式实现，其后就是使用维特比算法的最大似然序列检测器（MLSD）。这一数字处理链能够恢复传输的数据序列，并实现准确的误码率估计。

据报，“Pre-FEC”误码率是主要的数据性能指标，也是跨不同数据速率调制格式标准化结果的一种便捷方法。不过，数据速率模拟主要测量符号错误率，并通过1/log2(M)（其中，M为调制阶数）的系数将其转换为误码率。我们并没有采用预编码来减轻突发错误的影响。

3.10 串扰建模

相邻数据信道的串扰由频域的远端串扰（FEXT）和近端串扰（NEXT）传递函数来表征，这些传递函数被转换为时域脉冲响应，以便进行数据仿真。为了数据速率模拟最坏的情况，每个干扰源相对于被干扰者的时间偏移在一个用户界面（UI）内进行扫描。在最坏情况下，串扰系数与所有干扰源的独立随机符号序列进行卷积，从而形成总干扰。

这种方法能够捕捉到最大的串扰应力，从而提供保守的误码率（BER）估计。

3.11 均衡器优化

数据中心系统中均衡器的优化会根据均衡器的类型及其在数据信号路径中的位置，采用不同的策略。

3.12 重驱器增益优化

对于ACC配置，我们可以选定每个重驱器的增益，以便在器件的电压限制（Vpp）范围内将数据输出摆幅最大化，从而确保其线性运行。优化考虑了数据速率传输符号模式的统计分布，包括重驱器输出处的码间干扰（ISI）效应，避免了可能带来非线性失真的饱和或限幅。

3.13 FFE和MLSD分接优化

前馈均衡器（FFE）和最大似然序列检测器（MLSD）分接采用最小均方误差（LMSE）算法进行共同优化。这种优化方法能够最小化检测到的输出符号与输入随机符号流之间的误差，同时考虑了数据中心系统中的所有缺陷因素，包括噪声、抖动和ADC量化噪声。

最大似然序列检测器（MLSD）分接系数是指在决策反馈均衡器（DFE）结构中应用的系数，代表必须消除的后置码间干扰。其优化目标是将前馈均衡器（FFE）输出端的整体数据信道响应整形为1+α的形式，其中分接系数等于1，α表示受控的后置码间干扰（ISI）量。

这种1+α信道响应非常适合1-分接最大似然序列检测器维特比（MLSD Viterbi）解码器，该解码器能够高效地处理那些记忆深度比较有限的信道。维特比算法利用已知的信道记忆结构，基于最大似然准则做出最优符号决策，与单独使用线性均衡相比，其性能更优。前馈均衡（FFE）和最大似然序列检测器分接的共同优化确保系统在码间干扰（ISI）抑制和噪声增强之间实现最佳权衡。

4 信道仿真结果

根据上述方法，我们将在下面详细展示采用下一代Semtech重驱器设计的无源电缆（DAC）和有源铜缆（ACC）的数据仿真结果。

数据仿真结果表明，添加重驱器可以巩固400G CPC和可插拔概念所建立的强大数据信号完整性基础，并在延长电缆距离和降低对主机SerDes设计参数的数据速率敏感度方面提供更多优势。

4.1 配备30AWG无源铜缆外部DAC的CPC主机信道

在研究具体的电缆配置之前，我们首先进行全面的灵敏度分析，以了解数据中心系统性能如何随两个关键参数变化：ADC有效位数（ENOB）和发射机信噪比（Tx SNR）。该分析有助于确定每种数据配置实施方案可接受性能的工作区域，并揭示不同数据中心系统架构之间的权衡取舍。

如图23所示，Tx和ADC等效噪声源是系统性能的限制因素（噪声受限）。虽然RX CTLE和FFE的组合消除了大部分残存的ISI，但这种ISI消除是以噪声放大为代价的。RX FFE的噪声放大尤其成问题，因为ADC的量化噪声也会被放大，从而对ENOB（有效位数）产生影响。

图23 425Gbps（左）和448Gbps（右）传输速率下，均衡信号的误码率（BER）与发射信噪比（Tx SNR）和模数转换器有效位数（ADC ENOB）的关系。接收机前端噪声的白噪声功率谱密度为1.0e-9 V2/GHz。考虑到模拟时长，小于1e-5的值均为近似值。

该数据速率分析还强调，在CPC和DAC电缆均为30AWG的情况下，CPC-DAC-CPC信道的损耗特性恰好处于PAM6与PAM8优劣转换的临界点。在较低数据速率（425Gbps）时，PAM6通常表现最佳，而当数据速率达到448Gbps时，这一趋势发生逆转。有源铜缆（ACC）在本节中，我们将展示使用重驱器来提高数据中心系统性能时的结果。我们考虑了两种配置：远端（FE；仅在30AWG外部铜缆的接收端使用有源重驱器IC）和双端（DE；在同一根30AWG铜缆的发送端和接收端均使用有源重驱器IC），如图24所示。结果将展示远端架构如何为1米外部30AWG电缆传输距离提供明显优势，而双端架构则适用于损耗严重的信道，从而让电缆长度更大。

图24 有源铜缆（ACC）架构

4.2 建模后的重驱器特性

重驱器提供数据中心信号放大和均衡功能，以补偿信道衰减，从而带来灵活性，使主机能够承受更大的损耗，使用更长的电缆并实现更高的数据速率。

本数据速率研究中所使用的重驱器响应是我们精心选取的模型，这些数据模型与已制造的Semtech器件的测量结果相匹配，确保了本文中的ACC结果可通过现有技术实现。数据仿真模拟中，我们还考虑了重驱器的回波损耗及其彩色噪声谱密度的影响。

4.3 ACC仿真结果

基于上述针对1米DAC所考察的相同案例，我们研究了在电缆远端引入重驱器后，对主机Tx信噪比（SNR）和有效位数（ENOB）要求的灵敏度有何变化。从图25和图26可以看出，重驱器的额外提升显著改善了误码率，并降低了对Tx SNR和ENOB的灵敏度。即使对于相对较低的Tx SNR和ENOB值来说，误码率（BER）也在可接受的预前向纠错（FEC）值范围之内（通常为1e-4~1e-5）。

对比PAM6与PAM8，结果与直觉相符，数据中心信号中相邻电平之间的间距更小，PAM8对噪声影响更为敏感，无论是在发射信噪比（Tx SNR）方面，还是在由更高量化（较低有效位数（ENOB）值）引起的有效噪声方面。下一代信道的数据带宽增强，再加上重驱器的增益和均衡优势，抵消了PAM8较低波特率所带来的优势，即便在448Gbps的更高数据传输速率情况下也是如此。

图25 ACC、FE和PAM6调制的BER与Tx SNR和ENOB的关系。其目标BER为5e-7；这意味着小于5e-7的值是近似值，Rx前端功率谱密度=5e-9 V2/GHz

图26 ACC、FE和PAM8调制的误码率（BER）与发射信噪比（Tx SNR）和有效位数（ENOB）的关系。其目标误码率为1e-6；这意味着小于5e-7的值是近似值，接收前端功率谱密度为5e-9 V2/GHz。

我们通过1米电缆案例中的双端ACC数据仿真来完善这一数据速率研究，如图27所示。双端ACC确实比DAC和FE ACC提供更大的余量改进。不过，双端数据架构的主要效用是延长电缆的数据速率传输距离，如图28和29所示。

图27 ACC、DE和PAM6调制的BER与Tx SNR和ENOB的关系。其目标BER为5e-7；这意味着小于5e-7的值是近似值（受仿真运行时间的限制）

图28 ACC、DE和PAM8调制的误码率（BER）与发射信噪比（Tx SNR）和有效位数（ENOB）的关系。其目标误码率为1e-6；这意味着小于5e-7的值是近似值，接收前端功率谱密度为5e-9 V2/GHz。

为了演示DE配置如何实现更长的传输距离，我们对五根不同长度的30AWG外部电缆（长度从1到3米）的误码率（BER）进行了数据仿真模拟，如图29和图30所示。在这些数据仿真中，对于PAM 6（8），发射信噪比（Tx SNR）固定为36（38）分贝，有效位数（ENOB）设置为7位。一个FE ACC架构支持1米电缆，而一个DE ACC架构则将PAM6的数据速率传输距离延长至约2米（30AWG），对于PAM8来说则略低于2米（30AWG）。

图29 PAM 6：误码率（BER）与电缆长度。发射信噪比（Tx SNR）=36dB，有效位数（ENOB）=7位

图30 PAM 8：误码率（BER）与电缆长度。发射信噪比（Tx SNR）=38dB，有效位数（ENOB）=7位

4.4 PAM4可行性

尽管这项数据速率研究的大部分工作重点在于PAM6和PAM8数据速率调制，以了解高阶数据速率调制带来的新挑战，但更高性能的CPC互连器件与下一代重驱器的结合，使电气链路保留PAM4数据速率调制的前景重新成为可能。

我们再次回到1米30AWG外部电缆这个案例，采用PAM4调制时，DAC的误码率（BER）约为1e-2，但加入重驱器后，在425 Gbps传输速率下，其误码率降低到1e-5以下。在当前数据信道和重驱器条件下，PAM4技术仍处于可行性的边缘，但如果仅对数据信道和重驱器进行小幅改进，就能实现显著的数据中心性能提升。

4.5 基于重驱器的有源铜缆的优点

通过重驱器均衡与接收器噪声放大之间的关系，我们可以理解有源铜缆所展现出的误码率（BER）改善。重驱器的连续时间线性均衡器（CTLE）应用了与频率有关的增益，增强了高频分量，从而补偿了电缆的低通特性。这种高频提升通过“压缩”信道的离散时间脉冲响应，减少了后驱脉冲间干扰（ISI）。重驱器增强了信号的高频分量，从而减少了来自后驱脉冲的ISI。这反过来又使得前馈均衡器（FFE）更小且有效缩短，直接降低了主机接收器（RX）输入端参考噪声和ADC量化噪声的噪声放大。从数量上来看，ACC FE（ACC DE）在噪声放大方面比DAC降低了7dB（9.4dB），主要是在高频区域。图30展示了数据中心信号的脉冲响应并比较了脉冲前沿，是重驱器如何增加脉冲响应峰值同时减少后驱脉冲的一个示例。这是增强整个数据链路信噪比（SNR）的数据速率同步放大和均衡。

图31 DAC和ACC FE前端接收机脉冲响应

5 结论

本数据速率研究评估了将铜基互连器件扩展到每信道400Gb/s的可行性。这一扩展涵盖了一系列数据中心新兴架构，包括下一代可插拔连接器和共封装铜（CPC）接口。对传统可插拔设计的分析表明，累积的数据中心信号完整性、机械和制造约束条件使得向400Gb/s扩展的余地很小。短截线效应、串扰限制、共面性变化、屏蔽限制以及容差带来的差异性共同构成了可实现性能方面的严格界限，凸显了开发新型电气互连器件和架构的必要性。

所提出的下一代可插拔I/O概念和CPC连接器均通过数据仿真展现了其强大的潜力，改善滚降特性、增强屏蔽能力，减少不连续性，使得电气路径在结构上更为简单。通过数据中心系统级信道分析进一步表明，短距离机箱内芯片到模块的电气信道以及外部DAC电缆在400Gb/s数据速率传输速度下仍然可行，并且当结合有源铜缆均衡技术时，可以实现更长的传输距离。数据速率敏感性研究强调了ADC分辨率、发射信噪比（TX SNR）、均衡能力以及优化的数据中心接收器架构对于实现可接受的误码率（BER）的重要性。

总体而言，在实现低功耗的400Gb/s级电气I/O实施方案方面，电信道仍能发挥着关键作用。新的可插拔和CPC互连器件概念为未来的发展方向提供了广阔的前景。持续对连接器、封装、电缆、有源线性重驱器和主机DSP设计进行协同优化，对于满足下一代人工智能（AI）和数据中心系统的性能需求至关重要。

参考文献：

[1] IEEE 802 LAN/MAN Standards Committee Communications Working Group, "config_templates /KR_and_CPC/400G," GitLab repository, 802-COM/com_code, main branch.

[2] M. P. Li, H. Wu, M. Shimanouchi, A. Balankutty, J. Kim, Z. Qian, J. X. Jiang, I. Levin, A. Cohen, S. Litski, and R. Muthukaruppan, "Reference die and package models for 802.3df host," presented at the IEEE 802.3 Ethernet Working Group Meeting, Mar. 2022.

[3] OIF, “CEI-224G Framework Document,” Optical Internetworking Forum, Tech. Rep., 2023.