现在的芯片行业工程师们遇到了更多未知因素，需要与不同的人和工具一起工作，并专注于各种平衡策略。从单片soc到各种各样芯片设计，封装异构芯片的转变正在加速。方法、协作和设计目标正在转变，芯片行业工程师在从设计到制造的每一步都能感受到。

目前，几乎每个工程师都在接触一些新的芯片设计技术、过程或方法。它们与过去存在于另一个silo模型的技能相互影响。有时出现在世界的其它地方。当工程师们试图解释3D-IC、2.5D、封装系统和各种类型扇形输出之间的区别时，词汇也在发生变化。

在这些变化背后有几个关键的驱动因素。其中：

* 自finFET(鳍式场效应晶体管)引入以来，每个新节点的成本都在上升，随着3nm或者更小的制程，以及High-NA EUV的引入，成本变得越来越高。使整个SoC变得不经济。因为单个SoC的售价需要补偿高昂的NRE(一次性工程费用)成本。升级的优势还需要考虑更大系统的问题，如处理器在超大型数据中心的芯片设计和制造成本，可以使用更低功耗的、更少的服务器。

* 由于竞争原因，特定应用范围需要更多不同的特性，但芯片行业已经比当前能够光刻的要大。这意味着要么它们封装在一起，合并成一个更大的SoC，要么它们需要被分解成一个或多个功能，并集成到某种类型的高级封装方案中。

* 较小芯片的产量通常较高，这在理论上可以降低多芯片设计的总成本。但当一个或多个芯片封装失败时，收益也可能最小化。这就是为什么集成和互连设置标准上有这么多关注，而且设计和模拟这些日益复杂系统新的更好的工具，和更好的过程处理、清洁和邦定等同样很重要。

Cadence公司 Custom IC & PCB Group的产品总监John Park表示，最先进芯片设计成本，包括数字和模拟/射频芯片，可高达10亿美元。在数字方面，由于最大光刻限制，适合SoC的不一定适合数字芯片。即使确实合适，也存在一个产量问题，这推高了成本。

图1：chiplets的驱动因素。仅仅遵循摩尔定律不再是最好的技术和经济发展道路。资料来源：Cadence

对于任何关于芯片异构集成和高级封装的讨论是一个很好的开始。芯片异构集成这个术语最常见的用法可能是集成高带宽内存(HBM)与某种GPU/NPU/CPU，或者所有这些的混合。

帕克说：“我们曾经用内存卡把芯片连接到PCB上。现在我们已经把DRAM堆叠起来了。直接把它封装在数据处理器旁边。随着内存带宽的巨大提高，人们开始将晶圆堆叠在晶圆上。结构形式也在这里发挥作用。”

这个芯片结构形式可以决定使用的芯片行业封装类型，以及处理元素、存储器和I/O放置位置。

Synopsys的EDA产品总监肯尼斯·拉森(Kenneth Larsen)说：“它们可以堆叠在一起，芯片设计材料也不一定要相同。我们通常重点关注先进的数字CMOS，但在构建芯片系统时，我们还考虑了许多其它问题。先有不同的集成方案，然后是芯片设计技术协同优化。”

为了充分实现多芯片设计，芯片行业架构师和设计者需要很好地了解多个单芯片在集成到一个更复杂芯片系统后是如何工作的。每个芯片包含不同的功能，有时在不同工艺节点上发展，通常包括不同类型电路。因此，它们可能有不同的阈值电压，产生不同的噪声，其它芯片可能容易受其影响，当它们被更高级应用，比如AI/M时，由于热效应可能表现不同。

此外，它们可以通过各种芯片互连方案连接在一起，从线邦定到混合邦定，并可能受到应力影响，从而使封装变化，缩短预期寿命。在某些情况下，这些应力会破坏邦定效果，导致芯片封装中的故障。这在衬底比平面结构更薄时变得特别成问题。

图2：多模系统设计。来源：Synopsys

“一旦ASIC芯片设计超过一定尺寸，考虑分解的作法就变得有趣。采购大ASIC芯片设计中的部分模块不会收到专利限制。并开始考虑作为实际应用芯片设计共同封装。”Keysight.高速数字模拟技术产品经理斯蒂芬·斯莱特( Stephen Slater)说。“有些公司已经在这方面取得很大成功。他们正在为人工智能等生产芯片，比如AMD等。对于整个半导体芯片生态系统来说，许多较小的IP供应商现在开始考虑用UCIe或束线连接芯片意味着什么。这将是向完全不同的芯片生态系统转变。突然之间，就有了这些不同的IP供应商，他们可以在你所关心的硅节点上提供他们的IP芯片设计。但现在可以与其它芯片集成。这就是我们看到的方向，这里有很多芯片新技术在发挥作用。人们开始引入像硅插入器或玻璃基板这样的东西，从而以较小的间距来高密度连接芯片。这就是许多EDA模拟工具所使用的地方，我们将如何处理这些新问题?”

答案越来越多地涉及到芯片行业技术、设计、封装和系统的共同设计和共同优化。具有挑战性的是ASIC单芯片设计者以前可能没有处理过的所有步骤。

“在DTCO中，芯片设计和优化是同时进行的，在电路层面和技术层面也是如此。”Fraunhofer IIS’自适应系统工程部门的主管罗兰·扬克( Roland Jancke)说。“现在它甚至被扩展到芯片系统，所以它是芯片设计系统技术协同优化(STCO)。特别是在3D集成和chiplet芯片系统中，这种集成方法具有很大的潜力。从晶体管本身，通过栅极单元、IP块、ASIC、系统封装、以及应用程序等，一切都将被使用，并在一个优化周期中将所有这些结合在一起。”

这是芯片行业面临的下一个挑战，即如何集成这些不同的芯片，并使整个芯片系统工作得更好，或者几乎就像一个单片SoC一样好。“最常见的连接方式，是2.5D和3D，2.5D被定义在dice之间通过不铜插入和基板连接chiplets，他们通常某种PHY连接。”Movellus工程总监赛义夫·阿拉姆(Saif Alam)说。

但是，在工具、流程和方法中有如此之多的选择，因此很难考虑到所有因素。阿拉姆说：“在多芯片设计解决方案方面都没有通用标准，尽管西门子和其他公司提出了一个倡议，试图在所有这些不同的工具之间建立一种‘通用语言’。”

在存在共同线程的地方，它们可能因流片或标准组织而不同。这包括TSMC的3Dblox，三星的3D CODE，来自开放计算项目的CDXML，或来自大型芯片制造商的专有解决方案。因此，虽然这个想法是一个类似乐高的即插即用，但芯片行业要实现这种能力还有很长的路要走。

西门子EDA嵌入式板系统部门的产品经理Keith Felton说：“对于整个芯片封装的双子模型需要推动芯片封装基板所有层次的系统级协同芯片设计。这种数字双模型还必须提供一个系统级网表，包括每个层次结构所需的芯片互连。最合适的格式是SystemVerilog。这种数字双胞胎模型需要在任何层次的物理芯片设计(如P&R)发生之前进行构建和优化。否则，你最终会得到一个次优的整体实现。”

同样地，Movellus的Alam 认为，需要一个系统级代表整个芯片设计的网络列表。然后，为了进行芯片设计探索，我们需要一个工具，它能够根据一些用户定义的参数在chiplets芯片之间进行逻辑连接。用于验证、模拟、确认(计时、EMIR、物理验证)的工具，可以共享数据模型或语言。

Cadence的Park 说：“在历史上，使用这些工具的人都是系统级的芯片设计师。现在，当我们面对多芯片设计时，每个人都是芯片系统设计师，你不再只是一个ASIC芯片设计师。每个人都需要是一个芯片系统设计师，他们需要在这个级别上理解chiplet-to-chiplet 的电气遵从性和信号完整性，并将它与UCIe、BoW或AIB连接起来。所以你需要验证从die-to-die芯片的电气连接，并且使用信号完整性技术，该技术在PCB芯片设计方面已经有50年的历史，但如果你来自设计单芯片的世界，它仍处于新的技术阶段。”

Synopsys的Larsen解释说，与DTCO一样，STCO是芯片异构集成中越来越重要的一块。系统有架构，有3D集成。我们设计系统的物理和逻辑方面、系统功能、工作负载，以及如何通过整个系统提供电力等。我们需要确保它在客户想要的所有条件和市场下都能工作。当我们看到这样的系统时，这本质上是封装。但是我们如何将这个系统将所有部分连接在一起呢?在设计技术和系统技术之间存在着一种关于系统之间的互联，无论是当你在制造中构建这样的系统，还是当你把产品引入这个领域确保可靠性。我们为3D-IC的STCO，以及多模设计所做的是采用系统视图，识别组成系统的所有限制条件，并试图识别影响性能或面积减少的瓶颈。

挑战在于其在芯片行业方面的细节和数据交换，这也是为什么迄今为止开发的大多数芯片都是由大型芯片制造商开发的原因之一。芯片商业化将需要以标准化的方式来连接这些芯片。Keysight高速数字部门的领先者Hee-Soo Lee说：“围绕芯片行业的努力更侧重于协议的标准化，这就是引入UCIe、BoW和AIB的原因。这就是我们认为芯片不同的地方，不仅仅是封装角度来看，它和旧的SiP一样等等。芯片行业正在努力使一切更加标准化。”

在高级封装中有如此多的芯片异构集成选项，如何引导用户找到结合的方法?

Movellus的Alam说，这其中有多种因素。“需要芯片行业共同努力，定义芯片行业之间的共同接口，无论是UCIe还是其它标准。对于连接在一起的不同芯片，它们需要有相同的数据间距，这需要预先计划和布置。主要的工具供应商需要协作并创建一种通用语言，方便工具的互操作性。而芯片行业实现所需的高级封装制造成本需要降低，这样这就不会只由财力雄厚的大公司主导。”

Siemens的Felton 表示，实现这一目标的一种方法是通过一个基于云的虚拟实验室，允许用户使用预设练习受控方法来探索多模协同设计。他说：“他们不需要我们的软件或许可证就可以做到这一点，而且这是免费的。”

但目前还不清楚的是，究竟是谁会使用这些工具。他说：“你几乎去的每个地方都不一样，因为我们模糊了ASIC芯片设计师的工作和封装设计师工作之间的界限。一些公司认为，现在他们已经转向了基于芯片的3D-IC，这一切都是芯片封装，而封装芯片设计师需要这样做。但还有其它公司会说这仍然是我的芯片，我刚刚分类了，所以这是IC设计师的工作。用户之间没有任何共性。在一些情况下，有一个非常强大的芯片封装团队，其中很多将被传递给芯片封装团队。如芯片封装团队可能不那么强大，他们就会尝试在ASIC芯片设计团队中这样做。前端工具确实存在，所以ASIC或芯片系统设计背景并不重要。仍然需要一个通用工具来把它们结合在一起。”

流程和方法也是如此。一些客户非常喜欢自己去做，只需要你的芯片设计指南和路径，Expedera公司的市场营销副总裁保罗·卡拉祖巴(Paul Karazuba)说：“告诉我你的IP芯片将会是什么样子的。把我的RTL发给我，别打扰我了。这一切都由我自己来做。”另一些则需要更多的设计帮助，我们可以进去帮助他们进行设计。他们很好奇我们是如何与你所假设的基本知识进行互动的。从他们的IP芯片中进出的信号是什么?我需要给你什么?你的时钟是什么，等等?这些都是你所期望的事情，但现实是，npu并不存在于芯片行业上的真空中。它们并不是完全独立的功能。它们与芯片行业上的其它东西高度集成，比如图像信号处理器模块。这两个芯片系统越来越多地交织在一起，但它们通常是作为两个不同的东西获得授权的，来自两个不同的芯片行业供应商。现在你来看看握手是如何发生的，因为这些并不像这些岛屿那样存在

简而言之，这是基于客户到底有多想让我们参与进来。作为一名IP芯片提供者，我们内部需要拥有的芯片技能集成，与10年前有所不同。我们需要有了解芯片设计的人，而这并不是一家芯片公司。我们不会成为一家芯片公司，但我们有芯片设计师，原因正是想帮助人们解决他们的设计问题。”

任何芯片异构集成的关键目标之一都是数据的平滑移动，这通常可以归结为一致性和吞吐量。

Arteris公司的产品管理和战略营销高级总监纪尧姆·博伊莱特(Guillaume Boillet)说：“对于芯片行业，我们有两类人打交道。有些人在做芯片生产，因为他们想获得成本和可扩展性，甚至是投资组合的管理。在这些场景中，会涉及到一个芯片供应商。这是同一家芯片公司。总是一个建筑师忽视了芯片设计的所有方面。第二类是为那些真正拥抱多芯片行业的人，因为他们相信生态系统的游戏。但即使在那里，它也是合作伙伴。而不是彼此之间不认识的芯片行业供应商。”

汽车行业是这些关系中的一个新参与者。Boillet说：“有些开发人员真的很想做多芯片游戏，因为突然之间，他们不需要做芯片系统中的所有部分。即使是在那里，大多数时候，所有权也是集中化的。总有一家公司在领先，无论他们在做更高级的芯片行业还是他们拥有汽车加速器，还是人工智能加速器。在RTL或系统级别上，我没有看到太多与选择SoC不同的东西。在SoC芯片设计之上，只有几个方面需要考虑，这将是限制芯片行业间流量量的权衡。显然，我们需要考虑到这一点。这也会有连贯性的方面。因此，对于那些想要在芯片行业上保持一致性的人，我们需要确保通过连接口时不会有太多阻塞。”

结论

这一切都是新的。正如Cadence的 Park所指出的，如果你是一个ASIC芯片设计师，多芯片设计可能是新事务。所以你必须有一个前端规划工具。您必须了解要使用什么界面,如何划分您的设计?现在它是多个芯片，为了验证，你需要理解信号的完整性，这样你就可以跨芯片行业进行干净的连接。这对ASIC芯片行业设计师来说是一个全新的世界。对于封装设计师来说也是如此,他们现在需要了解DRC和LVS的仿真，以及这在与硅等不同材料合作时是多么重要。历史上，芯片封装设计师使用的是层压板和一些陶瓷，现在他们使用的是硅，这需要了解金属填充、金属平衡和仿真的限制。